Semiconductor/System Verilog (2) 썸네일형 리스트형 Data Types Verilog에는 'reg'와 'wire' 타입이 존재한다. 하드웨어 검증이 더욱 복잡해지고 많은 것들을 요구함에 따라 효율적인 테스트벤치를 구동하기 위하여 Verilog의 데이터 타입은 충분하지 않게 되었다. 이러한 이유로 SystemVerilog는 C언어와 같은 언어를 참고하여 데이터 타입을 확장시켰다. SystemVerilog SystemVerilog는 검증에 최적화되어 있는 언어이다. 설계만을 위해서라면 Verilog로 충분하지만 복잡한 로직을 효율적으로 검증하기에는 부족하다. Verilog로 OOP 관점의 TestBench를 설계하기에는 한계가 있으며 이를 위해 개발된 것이 SystemVerilog이다. 앞으로 chipverify에 있는 관련 내용들을 보며 천천히 글을 작성해보고자 한다. 영어가 짧은 관계로 틀릴수도 있지만 앞으로 틀린부분은 수정하며 진행하고자 한다. Component Description Generator DUT를 구동하기 위한 입력 신호 생성 클래스 Interface DUT를 구동하거나 모니터링 할 수 있는 신호를 포함하고 있는 클래스 Driver DUT를 위해 생성된 입력 신호를 구동하는 클래스 Mon.. 이전 1 다음
